2005/10/13-
このリセットICは電源電圧を監視してリセット信号を発生し、FPGAのコンフィグレーション開始ピンに接続されます。
これはアプリケーションのためのユーザリセットとは異なります。この信号をI/Oピンやグローバルクリアの機能を持つピンにつないでもユーザリセットとしては機能いたしません。
FPGAの内部回路により、ユーザ回路のリセットを行う必要があります。コンフィグレーション後に動き出す簡単なカウンタとコンパレータにより、容易に発生させることが可能です。
最近の製品で、このパワーオンリセット信号をI/Oピンに接続しておりますのは、回路シミューレションを行うえで、ユーザリセットピンが無いと不便なために用意しております。
(シミュレーション上、ユーザリセット信号が必要なのは、ほとんどの回路記述でリセット信号が存在するためです）
これがユーザ回路のパワーオンリセットがかかると勘違いされないようにお願いいたします。
FPGAのコンフィグレーションには比較的長い時間がかかるため、リセットICの出力する信号を多少遅延するくらいでは、ユーザリセット信号を発生させることは困難です。
ALTERAの場合は、INIT_DONE信号を有効にし、その立ち上がりからユーザリセット信号を生成すれば、コンフィグレーションが完了しユーザモードになった時点でのユーザリセット信号を得ることができます。
またはI/Oピンを１本使用して、コンフィグレーションの完了後にLOWになるように設計しておき（GNDにつなぐだけでよい）その信号を元にしてユーザリセット信号を生成することも考えられます。（要プルアップ）
いずれにしても外部に多少の回路を構成する必要があります。
FPGAの場合は内部に割合と豊富なリソースがありあますので、コンフィグレーション完了後に動作する自前のリセット回路を組み込まれるのも特に問題無いのでは無いかと考えます。
簡易な方法ですが、例(XILINX)はこちらにございます。アルテラにも適用できますし、同様の考え方でより厳密にすることも可能です。
FPGAによっては、FPGA自信にパワーオンリセット回路(POR)を内蔵しているものもあります。またコンフィグレーションROMにパワーオンリセット回路を内蔵している場合もあります。
自前でパワーオンリセット回路を設けるのは、管理しやすいためと、デジタルICの中のアナログ回路に若干の心配もあるためです。
FPGAやコンフィグレーションROMのES(エンジニアリングサンプル）品で、電源の立ち上がりの規定が厳しいのは内部のパワーオンリセット回路とも関係するのではなどと考えると、自前でリセットICを装備するのが安心だと考えています。
弊社の最近の製品では、電源ICにリセット出力付きのものを多く採用しています。必要なすべての電源系統をモニタしてリセット信号を発生すればより良いと思われますが、弊社では１系統をモニタしているものがほとんどです。
ユーザリセット信号を発生させるのに、マニュアルリセット機能付きのリセットICをもう１つ追加するのが回路構成としてはシンプルかも知れません。
FPGAのコンフィグレーション完了信号で２つ目のリセットICのマニュアルリセットを解除すれば、そこから数百mSのユーザリセット信号を得ることができます。つまりリセットICをワンショットタイマーとして使っていることになります。マニュアルリセットボタンを付けておけば（FPGAの出力はオープンドレインにしておきます）、マニュアルリセット機能も追加できます。
ただしただでさえコンフィグレーションのための起動時間が長いのに加えて、数百msのユーザリセット時間が追加されるのは欠点になります。
実測した波形をご紹介いたします。
これは電源投入からFPGAが動作開始までの動作シーケンスを示しています。
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このときのテスト回路：
（testがIOA0で、外部でプルアップしています）
回路図などは、各製品ページの一番下の、
というリンクからもご覧いただけます。
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