CPLD ( XC9572XL ) 内部回路
2002/0８/２１(更新日 )
EDX-001搭載のXC9572VQ64の内部回路を公開します。CFG_TOPをトップモジュールとし，以下のような構造です。実際の回路規模はマクロセルの使用率９５％(69/72)です。
| モジュール名 | 主な機能 |
| CFG_TOP | トップモジュール |
| CLK_DIV | 分周回路 ( FPGAで利用するために，72kHzから1kHzを生成 ) |
| CONFIG | ダウンロード可能であれば，USBからデータを受信します．PROGを "L" に数ms維持し，FPGAを初期化します．USBデータからのデータを１バイトごとに，パラレル-シリアル変換し，CCLKと共にシリアルデータをFPGAのDINに出力します． DONE信号が"H"になり，FPGAがスタートアップシーケンスから操作可能状態になるまで，CCLKを出力します．一連の状態遷移は終了し，DONE信号が"L"になるまで，USBからのデータを受けつけません。 |
| PLSGEN | 約1msのパルスを生成．PROG信号のLow期間のためのクロックイネーブル． |
| USB_READ | USBからのデータを読込をおこなう．( USB FIFOへの書き込みはしません ) |
▼プロジェクトのダウンロード
EDX_CONF.zip
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